BW:東芝具有變異意識的設計佈局建模新技術將提升門

(中央社訊息服務2008062010:04:50)美國商業資訊2008年6月19日東京報導——東芝公司（東京證券交易所：6502）今天設計宣佈，它已經開發出了一種新的緊湊型電路設計模型，這種模型設計公司在下一代45奈米CMOS技術中能實現更高的門密度和性價比。CIS設計運用這種技術，45奈米CMOS技術的門密度將提高到65奈米CMOS技術門密度的2.6倍以上，超出了2.0倍的增益值平面設計，該值是世代型遷移通常期望的技術指標。電路設計佈局，尤其是鄰近效應，是電晶體性能包裝設計變異的主導因素，設計而門密度對於晶片成本也有著重要的作用。透過將這種技術運用到45奈米CMOS技術設計，東芝在系統大規模整合設計時同時獲得了高效能和成品牌設計本競爭力。新開發的技術於6月1網頁設計8日在美國夏威夷州火奴魯魯舉行的SymposiaonVLSITechnology2008第9.3議設計程上進行了報告。東芝公司已經開發出新的技術，該技術通過著重考慮依賴電路佈局的因素，能預測每個單獨電晶體的設計公司性能。在65奈白蟻米CMOS技術中，門的長度、門的寬度和門與間隔區（見圖1）的距離被認為是設計除蟲中影響因素電晶體性能的主要因素。在先進的45奈米CMOS技術及關鍵字更高技術中，諸如門間隔、觸點位置（見圖2）等其他因素都被模擬並考慮到設計之中。東芝的新技術估計每個電拉刀晶體的特性，並將它們考搬家慮進電路設計中。因此，東芝公司取得了更高的門密度，而不增加設計變異性的幅搬家公司度。工藝技術的進步要求CMOS工藝技術具有更短的門長度，而應力增強技術（1）的應用已證明是提高電晶體性能的有效手段。然而，從45奈米CMOS這代起，門長度縮小將獲得極大的進展，而且由於依賴於設計佈局，應用應力增強技術將產生複雜的變異性。透過設置額外的安全設計餘